단일 에지 이진위상검출기를 사용한 저 지터 클록 데이터 복원 회로 설계

Title
단일 에지 이진위상검출기를 사용한 저 지터 클록 데이터 복원 회로 설계
Other Titles
Design of low jitter CDR using a single edge binary phase detector
Authors
강진구
Keywords
Clock and Data Recovery(CDR), Bang-Bang Phase Detector, CMOS, Alexander PD, Charge-Pump
Issue Date
2013
Publisher
전기전자학회논문지
Series/Report no.
전기전자학회논문지; 제17권 제4호 pp 544~549
Abstract
본 논문은 CDR회로의 지터 감소를 위해 변형된 이진 위상검출기(뱅뱅위상 검출기- BBPD) 회로를 제안하였다. 제안된 PD는 하나의 에지를 사용함으로써 전압리플을 줄여, 제안한 PD를 적용하여 설계한 CDR회로는 감소된 지 터 특성을 보였다. CMOS 0.13um 공정을 사용하여 설계하였고 제안한 위상검출기를 포함하는 클럭데이터 복원회 로는 모의실험결과 16.9mW 전력소비에 peak-peak 지터는 10.96ps, rms 지터는 0.89ps을 보였다.
URI
http://dx.doi.org/10.7471/ikeee.2013.17.4.544
http://dspace.inha.ac.kr/handle/10505/34264
ISSN
1226-7244
Appears in Collections:
College of Engineering(공과대학) > Electronic Engineering (전자공학) > Local Access Journals, Paper, Reports (전자공학 논문, 보고서)

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