전류펌핑 알고리즘을 이용한 클락 동기용 CMOS PLL설계

Title
전류펌핑 알고리즘을 이용한 클락 동기용 CMOS PLL설계
Other Titles
Design of a CMOS PLL with a Current Pumping Algorithm for Clock Syncronization
Authors
윤광섭
Keywords
전류펌핑 알고리즘, 클락 동기, CMOS PLL
Issue Date
2000
Publisher
한국통신학회
Series/Report no.
韓國通信學會論文誌 ; Vol.24 No.1B
Abstract
본 논문에서는 전류펌핑 알고리중움 이용한 클락 동기용 3.3V 단일 공급 전압하에서 3-250MHz 입력 록킹 범 위를 갖는 2중 루프 구조의 CMOS PLL 회로를 설계하였다. 본 논문은 전압 제어 발진기 회로의 전압대 주파수의 선형성을 향상시키기 위한 전류펌핑 알고리즘올 이용한 PLL 구조를 제안한다. 설계된 전압 제어 발진기 회로는 75.8MHz-lGHz외 넓은 주파수 범위에서 높은 성형성을 가지고 동작한다. 또한, 록킹 되었을 때 루프 필터 회로를 포함한 전하 펌프 회로의 전압 변동 현상을 막는 위상 주파수 검출기 회로를 설계하였다. 0.6μm N-well single-poly triple metal CMOS 공정을 사용하여 모의 실험 한 결과,125MHz의 입력 주파수를 갖고 1GHz의 동 작 주파수에서 3.5μs 의 록킹 시간과 92mW의 전력 소모를 나타내었다. 측정 결과 V-1 컨버터 회로를 포함한 VCO 회로의 위상 잡음은 100kHz외 옵셋 주파수에서 -100.3dBc/Hz를 나타내었다.
URI
http://uci.or.kr/G300-j12264717.v25n1p183
http://dspace.inha.ac.kr/handle/10505/29633
Appears in Collections:
College of Engineering(공과대학) > Electrical Engineering (전기공학) > Local Access Journal, Report (전기공학 논문, 보고서)

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