디스플레이포트기반 멀티 디스플레이 컨트롤러 설계

Title
디스플레이포트기반 멀티 디스플레이 컨트롤러 설계
Authors
장지훈
Keywords
디스플레이포트기반멀티디스플레이컨트롤러설계
Issue Date
2011
Publisher
인하대학교
Abstract
본 논문은 디스플레이포트를 기반으로 하여 Multi-Display 기능, 화면분할 기능, 4Layer Over-lay등 여러 가지 기능을 가진 UHD급 영상을(3840x2160 해상도) 컨트롤 할 수 있는 UHDTV Controller의 구현에 대한 논문이다. DTV시장은 가전에서 가장 큰 시장으로 TV는 갈수로 화면이 크고 고해상도의 영상을 출력할 수 있는 방향으로 발전을 해왔다. 현재 방송 기술은 Full-HD급 영상을(1920x1080 해상도) 송신할 수 있을 만큼 발전이 되었고 이에 맞추어 Digital TV역시 Full-HD영상을 출력할 수 있는 Digital TV가 시중에서 판매되고 있다. UHD영상은 Full-HD 영상의 4배의 크기에 해당하며 이에 따라 더욱 크고 선명한 해상도를 출력할 수 있다. 또한 기본 바탕이 될 디스플레이포트는 차세대 디스플레이 인터페이스로서 PC, 모니터, 패널, 프로젝터 및 고해상도 콘텐츠 응용 프로그램 등에 광범위하게 사용되는 연결 솔루션으로 개발되었다. 디스플레이포트는 내/외부 연결 방식을 통합하여 장치의 복잡성을 줄이고 여러 업계에 다양하게 사용되는 응용 프로그램에 필요한 기능을 지원하며 성능 확장을 제공함으로써 색 깊이, 화면 재생율, 디스플레이 해상도, 고급 응용 기능이 보다 강화된 차세대 디스플레이를 가능하게 한다. 본 논문에서는 TV에 내장될 디스플레이포트 기반 UHDTV용 수신 장치의 설계와 셋톱박스 등에 내장될 디스플레이포트 기반 송신 장치의 설계를 목표로 하며, 설계된 시스템은 VCS 시뮬레이터를 이용한 기능적 검증을 수행하였다. 설계된 시스템의 주요 블록으로 영상을 패킹 및 스터핑, 프레밍 하는 회로와 이를 복원하는 회로를 제시하고, 영상의 정보를 전달하기 위해 필요한 메인 스트림 속성 데이터 삽입 블록과 복원 블록의 회로도 설명하였다. 물리 레이어 하위 블록에서는 직병렬화기(SERDES)블록에 주로 사용되는 블록인 8B/10B 인코더/디코더, 스크램블러/디스크램블러 회로를 추가하였다. 설계된 메인 링크 송․수신기는 Altera Audio/Video 개발 보드(Stratix II GX FPGA Chip)를 이용하여 Quartus II 소프트웨어를 이용해 합성한 결과 6,222 ALUTs와 6,686 레지스터, 999,424 비트의 메모리를 사용하였다.
Description
국문 요약 i 영문 요약 ii 그림 목차 ⅵ 표 목차 ⅷ 제1장 서론 1 제2장 디스플레이포트기반 다기능 UHDTV Controller의 개요 3 2.1 Display 출력 Timing Control 4 2.2 UHD영상 Timing Standard 6 2.3 화면 분할 7 2.4 복수 영상 출력 8 2.5 4Layer Over-lay 10 제 3장 디스플레이포트 인터페이스 개요 12 3.1 등시성 전송서비스 14 3.1.1. 프레임을 위한 제어 심볼 15 3.1.2. 메인 비디오 스트림 데이터 패킹 16 3.1.3. 심볼 채우기와 전송 유닛 22 3.1.4. 멀티 디스플레이 출력을 위한 심볼 23 3.1.5. 메인 스트림 속성 데이터 전송 24 3.1.6. 인터-레인 스큐 25 3.1.7. 싱크 디바이스의 스트림 재생성 26 3.2. 물리 계층 로직 하위-블록 27 3.2.1. 스크램블러/디스크램블러 27 3.2.2 8B/10B 인코더/디코더 28 제 4장 디스플레이포트기반 다기능 UHDTV Controller 설계 30 4.1. 디스플레이포트 메인 링크 송수신기 전체 구조 30 4.2 디스플레이포트기반 다기능 UHDTV Controller Link Tx 31 4.2.1. DVI 수신기 인터페이스 31 4.2.2. 레인 결정 32 4.2.3. 데이터 활성 생성기 32 4.2.4. 이미지 분할 32 4.2.5. 이미지 분할 타이밍 생성회로 32 4.2.6. 링크 데이터 동기화 회로 33 4.2.7. 타임 베이스 변환기 회로 33 4.2.8. Over-lay Mixer 35 4.2.9. 버스 조종 회로 36 4.2.10. 데이터 팩킹 회로 36 4.2.11. 레인 데이터 생성 회로 37 4.2.12. 스크램블러 37 4.2.13. 8B/10B 인코더 38 4.3. 디스플레이포트 기반 다기능 UHDTV Controller 링크 수신기 39 4.3.1. 영상 데이터 분리기 39 4.3.2. 타이밍 생성기 40 4.3.3. DVI 송신기 인터페이스 41 제5장 실험 결과 및 고찰 42 5.1. DVI 수신기 모의실험 42 5.2. 레인 결정 블록 모의실험 42 5.3. DE 생성기 블록 모의실험 43 5.4. 분할 영상 DE 동기화 모의실험 44 5.5. 링크 데이터 동기화 모의실험 44 5.6. 분할 화면을 위한 타임 베이스 변환 시그널 생성 모의실험 45 5.7. 타임베이스 변환기 모의실험 46 5.8. Over-lay Mixer 47 5.9. 버스 조종 모의실험 47 5.10. 레인 프레임 데이터 활성 신호 모의실험 48 5.11. 레인 데이터 생성기 모의실험 48 5.12. 8B/10B 인코더/디코더 모의실험 50 5.13. 스크램블러/디스크램블러 모의실험 51 5.14. 멀티 이미지 분리 모의실험 51 5.15. 수신기의 복원 영상 모의실험 52 5.16. 송․수신기 통합 블록 검증 53 제5장 결론 56 참고 문헌 57
URI
http://dspace.inha.ac.kr/handle/10505/22676
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College of Engineering(공과대학) > Electronic Engineering (전자공학) > Theses(전자공학 석박사 학위논문)
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