CMOS 5.4Gbps / 3.24Gbps 듀얼 레이트 클록 및 데이터 복원회로 설계

Title
CMOS 5.4Gbps / 3.24Gbps 듀얼 레이트 클록 및 데이터 복원회로 설계
Authors
유재욱
Keywords
cmos54gbps324gbps듀얼레이트클록및데이터복원회로설계
Issue Date
2010
Publisher
인하대학교
Abstract
본 논문에서는 5.4Gbps와 3.24Gbps의 두 가지 동작 속도를 만족하는 CMOS 듀얼 레이트 클록 및 데이터 복원회로를 기술하였다. 클록 및 데이터 복원회로는 이더넷 리시버, 디스크 드라이브 리드 앤 라이트 채널, 디지털 모바일 리시버, 고속 메모리 인터페이스와 같은 디지털 시스템에서 데이터로부터 타이밍 정보를 추출하고 클록 지터를 줄이고 스큐를 줄이기 위한 목적으로 널리 사용된다. 특별히 본 클록 및 데이터 복원회로는 디스플레이포트 1.2에
Description
제 1장 서론 1 제 2장 배경 이론 3 2.1 디스플레이포트 3 2.2 클록 및 데이터 복원회로 (CDR) 6 제 3장 CMOS 5.4Gbps / 3.24Gbps 듀얼 레이트 클록 및 데이터 복원회로 8 3.1 개요 8 3.2 클록 및 데이터 복원회로 전체 구조 및 동작 원리 9 3.3 새로운 구조의 쿼터 레이트 선형 위상 검출기 12 3.4 새로운 구조의 듀얼 모드 전압 제어 발진기 17 3.5 데이터 복원회로 20
URI
http://dspace.inha.ac.kr/handle/10505/18233
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College of Engineering(공과대학) > Electronic Engineering (전자공학) > Theses(전자공학 석박사 학위논문)
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