버스 아키텍처 성능 향상을 위한 중재 알고리즘/

Title
버스 아키텍처 성능 향상을 위한 중재 알고리즘/
Authors
이근환
Issue Date
2009
Publisher
인하대학교
Abstract
SoC(System on a Chip)는 버스 아키텍처 안에 여러 개의 마스터, 슬레이브, 아비터 그리고 디코더로 구성되어 있다. 마스터는 CPU, DMA, DSP 등과 같이 데이터 트랜잭션을 발생시키는 블록이고, 슬레이브는 SRAM, SDRAM, 레지스터 등과 같이 데이터 트랜잭션에 응답하는 블록이다. 또한 아비터는 마스터가 동시간대에 버스를 이용할 수 없기 때문에 이를 중재하는 역할을 수행하는데, 어떠한 중재 방식을 선택하는가에 따라 SoC의 성능이
Description
제 1 장 서론 = 1 제 2 장 모델 = 4 2.1. 버스 아키텍처 = 4 2.1.1. 일반적인 버스 아키텍처 동작 = 4 2.1.2. 버스 아키텍처의 발전 = 6 2.2. 버스 아키텍처 성능분석 모델 = 8 2.2.1. TLM (Transaction Level Model) = 8 2.2.2. TLM 버스 아키텍처 모델 구현 = 9 제 3 장 결과 및 토의 = 12 3.1. 버스 중재 방식의 특징 = 12 3.2. 기존의 버스 중
URI
http://dspace.inha.ac.kr/handle/10505/18209
Appears in Collections:
College of Engineering(공과대학) > Electronic Engineering (전자공학) > Theses(전자공학 석박사 학위논문)
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