LC형 다중 위상고정루프를 이용한 40Gb/s 0.18㎛ CMOS 클록 및 데이터 복원 회로/

Title
LC형 다중 위상고정루프를 이용한 40Gb/s 0.18㎛ CMOS 클록 및 데이터 복원 회로/
Authors
하기혁
Keywords
CDR
Issue Date
2008
Publisher
인하대학교
Abstract
본 논문에서는 CMOS 0.18㎛ 공정을 이용하여 지터 특성을 향상시키고 전류 소모를 줄인 전압제어발진기를 이용하고 고속에서 동작 가능한 CML(Current mode logic) 래치 등을 이용하여 40Gb/s 클록 및 데이터 복원회로에 대한 연구를 진행하였다. 외부 레퍼런스 클록을 이용하여 주파수를 고정시킬 수 있는 위상고정루프를 이용하였고 이는 40Gb/s의 빠른 데이터를 복원할 수 있는 10GHz의 샘플링 클록을 제공한다. 위상고정루프를 통하여
Description
제1장 서론 = 1 제2장 배경 이론 = 3 2.1 광통신 시스템의 구성 = 3 2.2 광통신 시스템 수신단의 중요 블록 설계 = 4 2.2.1 고속 TIA 설계 = 4 2.2.2 고속 제한증폭기 설계 = 5 2.2.3 위상고정루프의 설계 = 9 2.2.4 클록 및 데이터 복원회로의 설계 = 12 2.3 위상검출기 구조 = 13 2.3.1 호그 위상검출기 = 14 2.3.2 논-시컨셜 위상검출기 = 14 2.3.3 알렉산더
URI
http://dspace.inha.ac.kr/handle/10505/18161
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College of Engineering(공과대학) > Electronic Engineering (전자공학) > Theses(전자공학 석박사 학위논문)
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